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            2006年初,英特尔在其首款90纳米芯片Prescott出货两年后,又开始交付其65纳米Pentium D Presler处理器。截至2006年11月,英特尔基于65纳米工艺的处理器出货量已超过4,000万颗。

            在正常情况下,AMD、IBM和德州仪器(TI)等其它主流集成器件制造商应该在英特尔发布65纳米处理器之后相继发表自己的65纳米微处理器:芸斓,主要的无晶圆厂半导体供应商也会随之推出自己的65纳米产品,典型的有Altera(由台积电代工)或Xilinx(由台联电代工)的FPGA。

            少数新进者,如AMD和Xilinx等。Semiconductor Insights公司对AMD的65纳米处理器和Xilinx的Virtex-5(采用台联电65纳米工艺)进行了早期取样分析。此外,IBM表示,其65纳米旗舰处理器Power 6则要到2007年中期才投入量产。

            毫无疑问,65纳米工艺的各种挑战是进展放慢的部分原因所在。不过,65纳米级图形特征造成的光刻问题似乎已得到解决。现在真正的挑战是如何在不超出功率预算的前提下将性能提高30%。

            在90纳米及其以后的工艺技术中,大多数制造商都只是逐渐降低栅极长度(Gate Length)(英特尔的Prescott采用65纳米,而至Presler则降到了40纳米),但没有减小栅氧层厚度(gate oxide thickness)(典型值在1.2纳米左右)。栅氧层厚度的任何一点下降都会导致极大的栅极漏电流。在缺乏合适的高k栅极电介质材料时,唯一可能的办法是增加栅氧层的氮化量―从已发表的结果来看,似乎只提供了一些边际效益。


            图1:英特尔65纳米双核处理器的扫描电镜(SEM)截面图

            通过应变技术提升性能

            于是,尽力维持30%的性能优势的重担就落到了材料改变上面,特别是通道应变工程。尽管应变工程在90纳米节点工作良好,但它是一种远比栅极长度和栅氧层厚度的简单缩小更为复杂的解决方案。首先,要提高PMOS和NMOS器件的性能,分别需要采用不同的且是相反的应力值(对PMOS采用压应力,对NMOS采用张应力)。此外,90纳米节点使用的普遍应变解决方案是精选的硅锗源/漏极的氮化应变硅层。两种解决方案都引起局部的而非全局的应力变化。不良结果是敏感的版图相关效应。


            图2:英特尔65纳米双核处理器的曝光电路

            65纳米节点的设计挑战也十分艰巨。为了确保足够的良率,需要更加严格限制的设计规则。随着特征尺寸的不断缩小,工艺变异越来越大。当栅氧层厚度为6或7个原子层时,即使原子尺寸级别的变异也会导致显著的性能变化。类似的效应也出现在互连层。用于形成铜互连结构的化学机械研磨(CMP)技术可能在金属互连线上引起版图相关的厚度变异,最终导致有害的时序偏差。

            然而,由Power 6处理器的规格来看,IBM似乎已解决了这一性能问题。该公司声称,Power 6在2007年中推出时,相比相同功率范围内的90纳米Power 5,时钟频率将提高一倍,达到5GHz;而指令执行时间只有一半,为每条指令3纳秒。

            IBM Power 6在制造工艺中采用了一个绝缘硅衬底、35纳米的物理栅极长度、1.05纳米的栅氧化层厚度、低k电介质、8金属层和0.65微米的SRAM单元。

            根本问题所在

            问题仍然存在:为什么业内其它企业落后于英特尔?英特尔的确从自己的业务模式中获得巨大的优势,这种模式基于把大批量的几乎单一的产品销售到不断升级的开发周期短的PC市场。相反地,IBM的Power 6则瞄准高端服务器和大型机市场,其开发周期要长得多,一般需要新软件和操作系统的协同开发。

            对晶圆代工厂而言,其解释可能就是单纯的经济性问题。传统上,他们开发出的工艺更多地是瞄准获得更高的密度而非更

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